前言

人工智能（AI）和機(jī)器學(xué)習(xí)的迅猛發(fā)展，使數(shù)據(jù)量和計(jì)算需求呈指數(shù)級增長，高性能計(jì)算應(yīng)運(yùn)而生。高性能計(jì)算需要高性能處理器支撐，因此高性能處理器的工作電流越來越大、翻轉(zhuǎn)速度越來越快。這就對電源的高頻響應(yīng)提出了新要求。為了滿足新的電源需求，一方面要求VRM提高帶寬，以提供更好的動態(tài)響應(yīng)，另一方面也需要更好的濾波電容，以提供更優(yōu)的去耦性能。

電容作為最基本的電子元件之一，被廣泛應(yīng)用于能量存儲、濾波、去耦等各類應(yīng)用。現(xiàn)年產(chǎn)能超萬億顆，其中約8000億顆為表貼MLCC。雖然傳統(tǒng)的多層陶瓷電容（MLCC）能滿足現(xiàn)在的大部分需求，但面對未來電壓降低、電流加大且瞬態(tài)加快的趨勢，卻略顯力不從心。因此，高效、高密度的電源解耦方案尤為重要。本文將研究典型高性能系統(tǒng)的解耦要求，并結(jié)合寄生電感（ESL）和電容密度等因素，闡明Empower Semiconductor公司的硅電容（E-CAP）如何有效應(yīng)對挑戰(zhàn)，讓高性能處理器算的更快。

高性能應(yīng)用面臨的電源問題

高性能計(jì)算芯片，如旗艦手機(jī)芯片或AI訓(xùn)練芯片，需要集成更多晶體管，以滿足日益增長的算力需求。為了達(dá)成這一目標(biāo)，廠家通常會使用更先進(jìn)的工藝來生產(chǎn)這些芯片。目前市面上已經(jīng)很多芯片是基于臺積電最新的3nm工藝生產(chǎn)了。

這些先進(jìn)工藝的芯片在運(yùn)行AI算法或機(jī)器學(xué)習(xí)和推理的神經(jīng)網(wǎng)絡(luò)模型時(shí)，處理器的工作負(fù)荷在不斷變動，所需的電流也隨之不斷動態(tài)調(diào)整。在手機(jī)處理器上，電流可能在幾納秒內(nèi)增大到三四十安的峰值；在AI訓(xùn)練場景中，處理器的峰值電流能在數(shù)十納秒達(dá)到800 A至1000 A。這種超快的瞬態(tài)電流（di/dt）對供電方案形成了極大挑戰(zhàn)。這些高性能芯片因?yàn)槭褂昧俗钕冗M(jìn)的生產(chǎn)工藝，導(dǎo)致工作電壓也很低，且精度高達(dá)±1%，紋波低至10mV以下。

雖然傳統(tǒng)板載DCDC能為FPGA、GPU和NPU等芯片提供足夠功率，但因開關(guān)頻率較低，其帶寬（即響應(yīng)超快電流瞬態(tài)的能力）與系統(tǒng)需求存在數(shù)量級的差距。此外，也因開關(guān)頻率不高，DCDC的體積通常較大，因此需放在離處理器較遠(yuǎn)的位置，導(dǎo)致DCDC與負(fù)載間存在較大的傳輸阻抗，進(jìn)一步削弱了響應(yīng)快速瞬態(tài)的能力。

電源噪聲也是亟待解決的挑戰(zhàn)之一。負(fù)載瞬態(tài)、電源紋波及其他噪聲干擾疊加，形成電源噪聲。電源噪聲會顯著影響運(yùn)算芯片和其他電路的性能。在任何復(fù)雜應(yīng)用中，信號完整性與電源完整性緊密相關(guān)，所以噪聲也將導(dǎo)致信號質(zhì)量下降。采用先進(jìn)工藝（如5 nm）制造的數(shù)字芯片對電源噪聲都有嚴(yán)格的限值要求，以避免電壓過低觸發(fā)“brown-out”或過高而損壞芯片。

信號鏈上的模擬芯片也特別容易受電源傳輸網(wǎng)絡(luò)（PDN）噪聲的影響，所以電源噪聲抑制比對這類設(shè)計(jì)來說至關(guān)重要。所有模擬芯片的規(guī)格書都會強(qiáng)調(diào)，供電電壓的微小變化可能導(dǎo)致功能異常，例如，時(shí)鐘信號抖動或數(shù)據(jù)轉(zhuǎn)換精度降低。

電源去耦

如上節(jié)所述，支持超快負(fù)載變化的同時(shí)降低電源噪聲，對高頻、高性能應(yīng)用而言至關(guān)重要，這就需要優(yōu)化系統(tǒng)的PDN設(shè)計(jì)，使其在目標(biāo)頻段內(nèi)為芯片有效的去耦。降低噪聲要求電源網(wǎng)絡(luò)在目標(biāo)頻段的輸出阻抗低于限值，因此工程師通常會就近在芯片的引腳旁放很多不同容量和尺寸的電容，以優(yōu)化PDN阻抗。其中又以MLCC使用最多。

（圖1. PCB級PDN設(shè)計(jì)指標(biāo)示例）

圖1是一款手機(jī)處理器對PCB端的PDN設(shè)計(jì)要求。對于電子工程師而言，需要保證在全頻率段內(nèi)，設(shè)計(jì)阻抗都低于廠家的規(guī)格要求。而基于最新工藝的AI芯片需要遠(yuǎn)比圖1更低的目標(biāo)阻抗。而工程師要使用現(xiàn)有產(chǎn)品和技術(shù)，很難達(dá)成該目標(biāo)。

寄生參數(shù)限制了MLCC的去耦性能

（圖2. MLCC的結(jié)構(gòu) – 電極越長，ESL越大）

電容有寄生參數(shù)，非理想器件。圖2為MLCC的構(gòu)造。MLCC由多塊金屬電極板平行交叉放置，電極板間填充絕緣介質(zhì)而形成。金屬電極連到兩側(cè)的金屬端子，形成元件的焊接引腳。由于感量正比于電荷傳輸?shù)穆窂介L度，所以MLCC內(nèi)長長的電極會形成較大的寄生電感（ESL）和寄生電阻（ESR）。MLCC的ESL通常在0.1nH-1nH。圖3是電容的簡單等效模型。

（圖3. 典型的電容等效電路）

除了寄生參數(shù)，還需特別注意電容量的變化。MLCC的容量通常隨著施加電壓的上升而下降，容值減小使阻抗增大。同時(shí)，溫度增加或者老化也會導(dǎo)致MLCC容量下降。

去耦電容的參數(shù)對電源的質(zhì)量有很大影響。公式1是瞬態(tài)電流時(shí)刻，電壓跌落與電流和寄生參數(shù)的關(guān)系。可以看到，為了使芯片在瞬態(tài)時(shí)的電壓更穩(wěn)定，電源環(huán)路的ESL、ESR都應(yīng)該盡可能小，同時(shí)也應(yīng)該增大去耦電容量，使ESL/Cd的比值越小越好。通過優(yōu)化PDN，電源的噪聲會大幅降低。因此，在離負(fù)載最近的位置放上正確的去耦電容至關(guān)重要。

為規(guī)避MLCC的這些不足，設(shè)計(jì)師通常會放遠(yuǎn)超理論數(shù)量的電容，使系統(tǒng)在任何工況下、整個(gè)生命周期內(nèi)都能提供所需的濾波特性。但增加電容數(shù)量對PCB走線、系統(tǒng)的可靠性和成本都有影響。電容越多，離處理器就越遠(yuǎn)， PCB的ESL因此增大，使系統(tǒng)的高頻響應(yīng)變差，從而偏離設(shè)計(jì)預(yù)期。

Empower硅電容（E-CAP）的優(yōu)勢

Empower的硅電容（E-CAP）是基于精密的光刻工藝，在硅片上挖槽而成的創(chuàng)新型產(chǎn)品。該工藝大大減小了電容器的基本單元尺寸，使內(nèi)部極板長度呈數(shù)量級縮短， ESL也因此呈數(shù)量級的下降。將成百上千顆硅電容單元并聯(lián)，組成單顆大容量E-CAP，ESL還將進(jìn)一步縮小。利用晶圓的標(biāo)準(zhǔn)金屬層，可將電極連接到電容晶粒的任意位置，形成引腳，以提供業(yè)界最易用、PCB 走線最短的互聯(lián)設(shè)計(jì)。同時(shí)，硅電容沒有電壓偏置、溫度或老化降額，與MLCC相比，電氣參數(shù)更加穩(wěn)定，產(chǎn)品可靠性也大幅提升。

（圖4. 性能相當(dāng)時(shí)，MLCC（左）與硅電容（右）的占板面積對比）

如圖4所示，在用硅電容替代同性能的MLCC濾波器時(shí)，面積從30mm²降至6mm²，降幅高達(dá)80%。Empower既提供200nF - 50uF的單顆硅電容，也有集成17顆、總?cè)萘?. 8uF的電容陣列。Empower還支持定制各類超薄、CSP封裝的電容，以滿足您的高性能計(jì)算需求。

（表1. E-CAP與MLCC的規(guī)格對比）

表1總結(jié)了傳統(tǒng)MLCC和硅電容（E-CAP）的參數(shù)差異。實(shí)際選型時(shí)，必須考慮到MLCC的電壓偏置、老化降額等因素。而E-CAP不受上述因素的影響。圖5對比了MLCC與E-CAP選型對比，結(jié)合以上因素，標(biāo)稱54nF的E-CAP與標(biāo)稱100nF的MLCC有效容值相同，且參數(shù)更穩(wěn)定。

（圖5. E-CAP與MLCC的選型對比）

E-CAP的另一大優(yōu)勢在于ESL極低，頻率阻抗特性更好。圖6是兼容0201封裝的E-CAP EC1001與多顆MLCC并聯(lián)的阻抗對比。普通的MLCC ESL約200 pH，而EC1001只有18 pH。在用兩顆EC1001替代4顆MLCC，使總面積減半后，10M-1G內(nèi)的阻抗仍只有MLCC的一半不到，性能大幅提升。

去耦電容的放置

如圖6所示，理想情況下，E-CAP的高頻阻抗顯著優(yōu)于MLCC。但E-CAP到真實(shí)的負(fù)載點(diǎn)仍有走線，這些走線也存在電感。電容離負(fù)載越遠(yuǎn)，走線越長，ESL越大，導(dǎo)致高頻阻抗越大。所以E-CAP不能離負(fù)載太遠(yuǎn)，否則濾波性能會大打折扣，甚至與MLCC相當(dāng)。

（圖6. E-CAP與MLCC濾波器的阻抗特性對比）

高性能處理器的晶圓通常先安裝在硅基板上，再封裝。封裝是為了將多個(gè)晶圓，如處理器、存儲、通信芯片等，合為一顆芯片，并將晶圓的小間距（如150µm）引腳擴(kuò)展為可貼于PCB的IO管腳間距（如500µm）。

（圖7. E-CAP安裝位置示意）

圖7展示了E-CAP的幾種安裝位置。不同位置處理器看到的阻抗差異較大。由于E-CAP的超薄特性，最薄可至50 µm，很適合一些尺寸或高度受限的場景，譬如貼在BGA球間，甚至嵌入封裝基板中，使PDN達(dá)到最佳性能。圖8展示了將硅電容背貼在手機(jī)處理器基板上的應(yīng)用情況。

（圖8. 硅電容背貼在手機(jī)處理器基板上）

前面章節(jié)討論了硅電容對比MLCC的優(yōu)勢。后面章節(jié)，我們將具體看看硅電容如何分別改善手機(jī)處理器、AI芯片的PDN阻抗及IVR的紋波的。

硅電容改善SOC PDN

圖9是HPC應(yīng)用的典型PDN。在手機(jī)芯片設(shè)計(jì)時(shí)，通常會在SOC的基板上背貼一些高性能、低ESL的四端子MLCC，以更好濾波。

（圖9. PDN for HPC SOC）

為了進(jìn)一步優(yōu)化設(shè)計(jì)，將基板上的四端子MLCC替換成容值相同的硅電容。在保持其他參數(shù)不變的情況下，通過Simplis仿真對比兩種電容器下的PDN阻抗差異。

（圖10. 背貼MLCC和背貼硅電容的PDN仿真結(jié)果對比）

圖10是仿真結(jié)果對比。紅色是使用硅電容后系統(tǒng)的阻抗曲線，綠色是原四端子MLCC的阻抗曲線。明顯看到使用硅電容后，系統(tǒng)在100M附近的阻抗減小了一半左右，從220 mΩ大幅降低至105 mΩ。

（圖11. 瞬態(tài)仿真結(jié)果）

（藍(lán)色：背貼硅電容；綠色：背貼四端子MLCC）

得益于高頻阻抗的優(yōu)化，在面對瞬態(tài)電流時(shí)，電源的跌落也將大幅減小。圖11是上述PDN在相同的瞬態(tài)電流時(shí)的仿真結(jié)果，電壓跌落從167mV下降至142mV，降幅為15%。

（圖12. 埋嵌E-CAP改善HPC PDN）

AI芯片的基板比手機(jī)芯片厚很多，因此將E-CAP背貼在BGA側(cè)會引入較大路徑ESL。為了更好的利用E-CAP的低ESL特性，可以如圖7所示，將硅電容埋嵌于基板之中。EC1005是專門適配這類應(yīng)用的產(chǎn)品。如圖12所示，通過用埋嵌EC1005替代原有的背貼或標(biāo)貼MLCC，可使系統(tǒng)在10M左右的阻抗從7mΩ降至3mΩ，不到原來的一半。

E-CAP在高頻集成穩(wěn)壓器的應(yīng)用

全集成穩(wěn)壓器（Integrated Voltage Regulator, IVR）是近年來高性能計(jì)算行業(yè)的發(fā)展趨勢。IVR超高的開關(guān)頻率，將電源的帶寬成倍提高，以支持高性能計(jì)算的超快瞬態(tài)需求，同時(shí)降低電源毛刺。圖13是含輸出濾波元件寄生參數(shù)的降壓轉(zhuǎn)換器拓?fù)洹．?dāng)開關(guān)頻率較低時(shí)，輸出電容的ESR和ESL可忽略不計(jì)。但I(xiàn)VR將開關(guān)頻率提高到100MHz以上，故必須考慮ESR和ESL對輸出噪聲和紋波的影響。

（圖13. 含寄生參數(shù)的降壓轉(zhuǎn)換器拓?fù)洌?/span>

IVR為處理器供電，輸出電壓范圍為0.4V-2.0V。處理器的工藝節(jié)點(diǎn)越先進(jìn)，所需電壓越低，對電源噪聲和紋波的要求就嚴(yán)格。圖14對比了開關(guān)頻率為10MHz，輸出電容用MLCC和E-CAP時(shí)的紋波差異。可以看出，即使E-CAP的總?cè)萘浚?.1uF）只有MLCC總?cè)萘浚?.2uF）的一半，得益于E-CAP的ESL巨大優(yōu)勢，使用E-CAP時(shí)輸出紋波只有7mV，與MLCC相比下降了42%。

（圖14. 開關(guān)頻率10MHz時(shí)MLCC和E-CAP的紋波對比）

另需指出，用E-CAP作IVR輸出電容時(shí)，紋波更加平滑，沒明顯毛刺。圖15是用E-CAP和MLCC的紋波頻譜對比，能明顯看出，使用E-CAP時(shí)高頻諧波大幅降低，非常有利于EMI設(shè)計(jì)。

（圖15. IVR 用E-CAP（左）與MLCC（右）的紋波譜對比）

總結(jié)

過去十年來，伴隨著云計(jì)算、機(jī)器學(xué)習(xí)、自動駕駛等行業(yè)的迅猛發(fā)展，處理器的性能也迎來了巨大飛躍。新一代處理器在計(jì)算更快的同時(shí)，工作負(fù)載的跳變也更加頻繁，因此對配套的供電系統(tǒng)提出了帶高更寬、響應(yīng)更快的新要求。為滿足新需求，既需要提高DCDC工作頻率，也需要有更優(yōu)的去耦方案。Empower的硅電容（E-CAP）是行業(yè)內(nèi)容值密度最大、ESL最小的產(chǎn)品，借助于E-CAP，PDN的高頻性能大幅提升，將使您的芯片算的更快、更高效。